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VHDL for Synthesis

3-Tages-Seminar (Hands-On)

Zum Thema

Programmierbare Logikbausteine wie FPGAs haben sich in allen Bereichen unseren täglichen Lebens etabliert. Sie werden z.B. in mobilen Telefonen, IoT-Geräten, Automobilen oder Rechenzentren verbaut. Ihre Einsatzbereiche sind dabei so vielfältig wie ihre Größe. Sie dienen dabei als Protokolladapter, der Videoverarbeitung, der Sensorauswertung oder als Signalkonverter.

Der Entwurf digitaler Schaltungen dieser Größenordnung bedingt den Einsatz einer leistungsfähigen Hardwarebeschreibungssprache, die durch diverse Abstraktionsmechanismen den Entwickler in die Lage versetzt, schnell und effektiv ein Hardwaredesign zu erstellen. VHDL erfüllt all diese Anforderungen.

VHDL ist eine stark typisierte Hardwarebeschreibungssprache, die bereits während des Entwurfs verschiedenfältige Programmierfehler ausschließt. Typischerweise wird VHDL auf dem Register-Transfer-Level (RTL) eingesetzt um digitale Schaltungen beliebiger Komplexität zu entwerfen. Darüber hinaus kann VHDL zur Integration größerer Teilschaltungen auf Systemebene eingesetzt werden. Neben den VHDL Sprachkonstrukten für die Synthese, bietet die Sprache diverse Funktionalitäten um komplexe Verifikationsmodelle zu beschreiben. Damit ist es möglich digitale Schaltungen vom simplen Gatter bis zum System-on-Chip (SoC) vorab zu verifizieren.

Ziele

In diesem Seminar werden die synthese-relevanten Aspekte der Hardwarebeschreibungssprache VHDL, basierend auf der aktuellen Sprachrevision IEEE Std. 1076-2008, behandelt.

Agenda

  • Einführung in VHDL
    • Sprachkonzept
    • Hardware Modellierungstechniken
    • Designflow
  • Hardwarebeschreibung mit VHDL
    • Entity / Architecture
    • Configuration
    • Package
    • Library / Context
  • Sprachelemente
    • Signale, Variablen, Konstanten
    • Prozesse und Nebenläufigkeit
    • Kontrollstrukturen
    • Funktionen / Prozeduren
    • Generische Beschreibungen
  • Starke Typisierung in VHDL
    • Vordefinierte Typen
    • Nutzerdefinierte Typen
    • Vordefinierte Operatoren
    • Attribute
    • Fixed Point Package
  • Beschreibungstechniken
    • Finite State Machines
    • Speicher
    Testbench Konzept
    • Einfache Testbenches
  • Übungen

Zielgruppe

Das Seminar richtet sich an angehende digitale Schaltungsentwickler.

Seminarmethoden

Das theoretische Wissen wird mit ausgewählten Beispielen und Übungen am PC vertieft.

Voraussetzungen

Ein grundlegendes Verständnis der digitalen Schaltungstechnik (Gatter, Multiplexer, Flip-Flop, Speicher), sowie die Konzepte einer beliebigen Programmier- oder Skriptingsprache sind wünschenswert. Ebenso wünschenswert ist ein grundlegendes Verständnis der digitaler Schaltungstechnik (z.B. Design Techniques).

Kurssprache

Das Seminar VHDL for Synthesis ist in Deutsch und Englisch verfügbar. Alle Kursunterlagen (Slides, Übungen, Workbooks etc.) sind in Englisch verfasst.

Termine

München

22.01.2019 | 09:00 - 17:00 Uhr
23.01.2019 | 09:00 - 17:00 Uhr
24.01.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite
Hamburg

02.09.2019 | 09:00 - 17:00 Uhr
03.09.2019 | 09:00 - 17:00 Uhr
04.09.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite
Freiburg im Breisgau

04.11.2019 | 09:00 - 17:00 Uhr
05.11.2019 | 09:00 - 17:00 Uhr
06.11.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite

Teilnahmegebühr

1.900,00 € zzgl. MwSt.

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