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VHDL for Simulation

3-Tages-Seminar (Hands-On)

Zum Thema

Programmierbare Logikbausteine wie FPGAs haben sich in allen Bereichen unseren täglichen Lebens etabliert. Sie werden z.B. in mobilen Telefonen, IoT-Geräten, Automobilen oder Rechenzentren verbaut. Ihre Einsatzbereiche sind dabei so vielfältig wie ihre Größe. Sie dienen dabei als Protokolladapter, der Videoverarbeitung, der Sensorauswertung oder als Signalkonverter.

Der Entwurf digitaler Schaltungen dieser Größenordnung bedingt den Einsatz einer leistungsfähigen Hardwarebeschreibungssprache, die durch diverse Abstraktionsmechanismen den Entwickler in die Lage versetzt, schnell und effektiv ein Hardwaredesign zu erstellen. VHDL erfüllt all diese Anforderungen. VHDL ist eine stark typisierte Hardwarebeschreibungssprache, die bereits während des Entwurfs verschiedenfältige Programmierfehler ausschließt. Typischerweise wird VHDL auf dem Register-Transfer-Level (RTL) eingesetzt um digitale Schaltungen beliebiger Komplexität zu entwerfen. Darüber hinaus kann VHDL zur Integration größerer Teilschaltungen auf Systemebene eingesetzt werden. Neben den VHDL Sprachkonstrukten für die Synthese bietet die Sprache diverse Funktionalitäten, um komplexe Verifikationsmodelle zu beschreiben. Damit ist es möglich digitale Schaltungen vom simplen Gatter bis zum System-on-Chip (SoC) vorab zu verifizieren.

Ziele

In diesem Seminar werden, unter Rückgriff auf bereits erlerntes VHDL Wissen, die erweiterten Sprachkonstrukte zum Erstellen von Simulationen nach dem VHDL Testbench Konzept behandelt. Die vermittelten Sprachelemente der Hardwarebeschreibungssprache VHDL, basierend auf der aktuellen Sprachrevision IEEE Std. 1076-2008. Das theoretische Wissen wird dabei mit ausgewählten Beispielen und Übungen am PC vertieft.

Agenda

  • VHDL Rückblick
    • Prozesse und Nebenläufigkeit
    • Wait Statements, Delta-Cycles
    • Typen, Operatoren, Attribute
    • Kontrollstrukturen
    • Funktionen / Prozeduren
    • Generics
  • Testbench Konzept
    • Inline Testbenches
    • Modulare Testbenches
    • Code vs. funktionalem Coverage
    • Assertions
  • Test Planung
    • Directed Testing
    • Random Testing
  • Stimuli und Checks
    • Einfache Stimuli Erzeugung
    • Analoge Stimuli
    • Zufällige Stimuli
    • Timing Checks
    • Self-Checking Testbench
  • File I/O
    • Lesen und schreiben von Dateien/li>
    • Logging/li>
  • Modellierung externer Komponenten
    • Fallstudie AD-Wandler/li>
    • Speicherbausteine/li>
  • Übungen

Zielgruppe

Das Seminar richtet sich an angehende digitale Schaltungsentwickler mit Vorkenntnissen in VHDL.

Seminarmethoden

Das theoretische Wissen wird dabei mit ausgewählten Beispielen und Übungen am PC vertieft.

Voraussetzungen

Grundlagen in der Hardwarebeschreibungssprache VHDL, z.B. aus VHDL for Synthesis sind wünschenswert.

Kurssprache

Das Seminar VHDL for Simulation ist in Deutsch und Englisch verfügbar. Alle Kursunterlagen (Slides, Übungen, Workbooks etc.) sind in Englisch verfasst.

Termine

Frankfurt

16.01.2019 | 09:00 - 17:00 Uhr
17.01.2019 | 09:00 - 17:00 Uhr
18.01.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite
Hamburg

08.04.2019 | 09:00 - 17:00 Uhr
09.04.2019 | 09:00 - 17:00 Uhr
10.04.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite
Stuttgart

01.07.2019 | 09:00 - 17:00 Uhr
02.07.2019 | 09:00 - 17:00 Uhr
03.07.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite

Teilnahmegebühr

1.900,00 € zzgl. MwSt.

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