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Intensive VHDL for Synthesis and Simulation

5-Tages-Intensiv-Seminar (Hands-On)

Zum Thema

Programmierbare Logikbausteine wie FPGAs haben sich in allen Bereichen unseren täglichen Lebens etabliert. Sie werden z.B. in mobilen Telefonen, IoT-Geräten, Automobilen oder Rechenzentren verbaut. Ihre Einsatzbereiche sind dabei so vielfältig wie ihre Größe. Sie dienen dabei als Protokolladapter, der Videoverarbeitung, der Sensorauswertung oder als Signalkonverter. Der Entwurf digitaler Schaltungen dieser Größenordnung bedingt den Einsatz einer leistungsfähigen Hardwarebeschreibungssprache, die durch diverse Abstraktionsmechanismen den Entwickler in die Lage versetzt, schnell und effektiv ein Hardwaredesign zu erstellen. VHDL erfüllt all diese Anforderungen.

VHDL ist eine stark typisierte Hardwarebeschreibungssprache, die bereits während des Entwurfs verschiedenfältige Programmierfehler ausschließt. Typischerweise wird VHDL auf dem Register-Transfer-Level (RTL) eingesetzt, um digitale Schaltungen beliebiger Komplexität zu entwerfen. Darüber hinaus kann VHDL zur Integration größerer Teilschaltungen auf Systemebene eingesetzt werden. Neben den VHDL Sprachkonstrukten für die Synthese, bietet die Sprache diverse Funktionalitäten, um komplexe Verifikationsmodelle zu beschreiben. Damit ist es möglich digitale Schaltungen vom simplen Gatter bis zum System-on-Chip (SoC) vorab zu verifizieren.

Ziele

In diesem Workshop werden alle Aspekte der Hardwarebeschreibungssprache VHDL, basierend auf der aktuellen Sprachrevision IEEE Std. 1076-2008, behandelt.

Agenda

  • Generische FPGA Architektur
    • Primitive Schaltungselemente in einem FPGA
    • Dedizierter Arithmetikblöcke und Speicher
    • I/O Ressourcen und Taktnetzwerke
    • Integrierte IP Blöcke
  • Einführung in VHDL
    • Sprachkonzept
    • Hardware Modellierungstechniken
    • Designflow
  • Hardwarebeschreibung mit VHDL
    • Entity / Architecture
    • Configuration
    • Package
    • Library / Context
  • Testbench Konzept
    • Einfache Testbenches
    • Assertions
    • Code vs. funktionalem Coverage
  • Sprachelemente
    • Signale, Variablen, Konstanten
    • Prozesse und Nebenläufigkeit
    • Kontrollstrukturen
    • Funktionen / Prozeduren
    • Generische Beschreibungen
  • Starke Typisierung in VHDL
    • Vordefinierte Typen
    • Nutzerdefinierte Typen
    • Vordefinierte Operatoren
    • Attribute
    • Fixed Point Package
  • Beschreibungstechniken
    • Finite State Machines
    • Speicher
  • Stimuli und Checks
    • Einfache Stimuli Erzeugung
    • Analoge Stimuli
    • Zufällige Stimuli
    • Timing Checks
    • Self-Checking Testbench
  • File I/O
    • Lesen und schreiben von Dateien
    • Logging
  • Modellierung externer Komponenten
    • AD-Wandler
    • Speicherbausteine
  • Übungen

Zielgruppe

Das Seminar richtet sich an angehende digitale Schaltungsentwickler.

Voraussetzungen / Weitere Hinweise

Voraussetzung für die Teilnahme an dem Seminar ist ein grundlegendes Verständnis der digitalen Schaltungstechnik (z.B. Design Techniques).

Seminarmethoden

Das theoretische Wissen wird direkt im Seminar anhand von ausgewählten Beispielen und Übungen am PC vertieft.

Kurssprache

Das Seminar Intensive VHDL for Synthesis and Simulation ist in Deutsch und Englisch verfügbar. Alle Kursunterlagen (Slides, Übungen, Workbooks etc.) sind in Englisch verfasst.

Termine

Frankfurt

04.02.2019 | 09:00 - 17:00 Uhr
08.02.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite
Freiburg im Breisgau

21.10.2019 | 09:00 - 17:00 Uhr
25.10.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite
Hamburg

09.12.2019 | 09:00 - 17:00 Uhr
13.12.2019 | 09:00 - 17:00 Uhr

Zur Anmeldeseite

Teilnahmegebühr

2.900,00 € zzgl. MwSt.

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