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Alexander Pfriem

+49 / 931 / 418-2269

alexander.pfriem@vogel.de

Intensive VHDL for Synthesis and Simulation

5-Tages-Intensiv-Seminar (Hands-On)

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Zum Thema

Programmierbare Logikbausteine wie FPGAs haben sich in allen Bereichen unseren täglichen Lebens etabliert. Sie werden z.B. in mobilen Telefonen, IoT-Geräten, Automobilen oder Rechenzentren verbaut. Ihre Einsatzbereiche sind dabei so vielfältig wie ihre Größe. Sie dienen dabei als Protokolladapter, der Videoverarbeitung, der Sensorauswertung oder als Signalkonverter. Der Entwurf digitaler Schaltungen dieser Größenordnung bedingt den Einsatz einer leistungsfähigen Hardwarebeschreibungssprache, die durch diverse Abstraktionsmechanismen den Entwickler in die Lage versetzt, schnell und effektiv ein Hardwaredesign zu erstellen. VHDL erfüllt all diese Anforderungen.

VHDL ist eine stark typisierte Hardwarebeschreibungssprache, die bereits während des Entwurfs verschiedenfältige Programmierfehler ausschließt. Typischerweise wird VHDL auf dem Register-Transfer-Level (RTL) eingesetzt, um digitale Schaltungen beliebiger Komplexität zu entwerfen. Darüber hinaus kann VHDL zur Integration größerer Teilschaltungen auf Systemebene eingesetzt werden. Neben den VHDL Sprachkonstrukten für die Synthese, bietet die Sprache diverse Funktionalitäten, um komplexe Verifikationsmodelle zu beschreiben. Damit ist es möglich digitale Schaltungen vom simplen Gatter bis zum System-on-Chip (SoC) vorab zu verifizieren.

Ziele

In diesem Workshop werden alle Aspekte der Hardwarebeschreibungssprache VHDL, basierend auf der aktuellen Sprachrevision IEEE Std. 1076-2008, behandelt.

Agenda

  • Generische FPGA Architektur
    • Primitive Schaltungselemente in einem FPGA
    • Dedizierter Arithmetikblöcke und Speicher
    • I/O Ressourcen und Taktnetzwerke
    • Integrierte IP Blöcke
  • Einführung in VHDL
    • Sprachkonzept
    • Hardware Modellierungstechniken
    • Designflow
  • Hardwarebeschreibung mit VHDL
    • Entity / Architecture
    • Configuration
    • Package
    • Library / Context
  • Testbench Konzept
    • Einfache Testbenches
    • Assertions
    • Code vs. funktionalem Coverage
  • Sprachelemente
    • Signale, Variablen, Konstanten
    • Prozesse und Nebenläufigkeit
    • Kontrollstrukturen
    • Funktionen / Prozeduren
    • Generische Beschreibungen
  • Starke Typisierung in VHDL
    • Vordefinierte Typen
    • Nutzerdefinierte Typen
    • Vordefinierte Operatoren
    • Attribute
    • Fixed Point Package
  • Beschreibungstechniken
    • Finite State Machines
    • Speicher
  • Stimuli und Checks
    • Einfache Stimuli Erzeugung
    • Analoge Stimuli
    • Zufällige Stimuli
    • Timing Checks
    • Self-Checking Testbench
  • File I/O
    • Lesen und schreiben von Dateien
    • Logging
  • Modellierung externer Komponenten
    • AD-Wandler
    • Speicherbausteine
  • Übungen

Zielgruppe

Das Seminar richtet sich an angehende digitale Schaltungsentwickler.

Voraussetzungen / Weitere Hinweise

Voraussetzung für die Teilnahme an dem Seminar ist ein grundlegendes Verständnis der digitalen Schaltungstechnik (z.B. Design Techniques).

Seminarmethoden

Das theoretische Wissen wird direkt im Seminar anhand von ausgewählten Beispielen und Übungen am PC vertieft.

Kurssprache

Das Seminar Intensive VHDL for Synthesis and Simulation ist in Deutsch und Englisch verfügbar. Alle Kursunterlagen (Slides, Übungen, Workbooks etc.) sind in Englisch verfasst.

Referenten

Eugen Krassin

ptek GmbH | Gründer und Trainer

Eugen Krassin absolvierte ein Studium der Elektrotechnik an der Universität Stuttgart. Nach Abschluss des Studiums arbeitete er mehrere Jahre bei einem Unternehmen aus der Luftfahrtindustrie und befasste sich mit der Entwicklung von kundenspezifischen Schaltungen für AVIONIK Anwendungen.

Ab 1990 arbeitete Eugen Krassin als freier Berater für ASIC/FPGA Entwurf sowie Weiterbildung in diesen Bereichen. Eugen Krassin ist der Gründer von PLC2 GmbH, plc2 Design GmbH sowie ptek GmbH, deren Aufbau und Entwicklung er maßgeblich mitgestaltete.

In den letzten Jahren konzentrierte sich Eugen Krassin hauptsächlich auf ptek sowie den Aufbau der ptek Akademie, eine Initiative zwischen Vogel Business Media und ptek GmbH.

Im Laufe seiner Tätigkeit entwickelte Eugen Krassin mehrere unterschiedliche Schulungsprogramme und Weiterbildungsangebote im Umfeld programmierbare Logik. Er verfasste unzählige Fachartikel und ist Träger verschiedener Auszeichnungen rund um die FPGA Technologien.

Patrick Lehmann

PLC2 GmbH | Externer Trainer

Patrick Lehmann studierte Informatik an der Technischen Universität Dresden. Hier spezialisierte er sich auf den Bereich des digitalen Schaltungsentwurfs mittels VHDL und das Entwickeln von High-Speed Kommunikationslösungen wie Serial-ATA, Gigabit Ethernet oder PCI Express. Das erlangte Wissen gibt er nun in Trainings, wissenschaftlichen Artikeln oder auf sozialen Plattformen weiter. Zu seinen wissenschaftlichen Veröffentlichungen zählen Arbeiten im Bereich der In-Memory Datenbanksysteme, des Serial-ATA Protokolls sowie dem einbinden von FPGAs in eine Cloud Infrastruktur.

Seit 2017 arbeitet Herr Lehmann für die PLC2 GmbH als Trainer in den Bereichen VHDL, OSVVM, FPGA Technologie sowie PCI Express. Im Verbund mit der PLC2 Design GmbH ist er ebenfalls als Entwickler und Teamleiter für FPGA Designprojekte tätig.

Herr Lehmann ist einer der Entwickler und Maintainer der PoC-Library, einer Plattform und Hersteller unabhängigen Open-Source IP Core Bibliothek. Darüber hinaus, ist er Unterstützer und Entwickler im GHDL Projekt, einem freien VHDL Simulator. 2016 gründete er die „Open Source VHDL Group“ Initiative, welche eine freie Sammlung an VHDL Packages bereitstellen soll. Im Rahmen diverser andere Open-Source Projekte treibt er stetig die Integration von EDA Toolchains und Design Flows in eine kollaborative Git Umgebung voran.

Seit 2014 ist Herr Lehmann in der IEEE P1076 "VHDL Analysis and Standardization Group" Mitglied. Hier entwickelte und spezifizierte er große Teile der neuen Sprachrevision VHDL-2018. Seit 2017 ist er der IEEE Standards Assoziation beigetreten und arbeitet nun als Vice-Chair in der IEEE P1076 Working Group. Aktuell koordiniert er mit der IEEE die Veröffentlichung der VHDL Packages als Open-Source, sowie die Untersuchungen zur Einführung einen neuen kollaborativen, sowie Open-Source Veröffentlichungsverfahrens.

Termine

Hamburg

10.12.2018 | 09:00 - 17:00 Uhr
14.12.2018 | 09:00 - 17:00 Uhr

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Frankfurt

04.02.2019 | 09:00 - 17:00 Uhr
08.02.2019 | 09:00 - 17:00 Uhr

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Freiburg im Breisgau

21.10.2019 | 09:00 - 17:00 Uhr
25.10.2019 | 09:00 - 17:00 Uhr

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Hamburg

09.12.2019 | 09:00 - 17:00 Uhr
13.12.2019 | 09:00 - 17:00 Uhr

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Organisation

Seminarnummer:

5001

Fragen, Wünsche & Anregungen

Alexander Pfriem
Event Manager
E-Mail: alexander.pfriem@vogel.de
Tel:+49 / 931 / 418-2269

Teilnahmegebühr:

2.900,00 € zzgl. MwSt.

In der Teilnahmegebühr sind die Unterlagen, die Getränke, die Pausenerfrischungen, das Mittagessen sowie ein Teilnahmezertifikat enthalten.
Rabattregelung: Wenn Sie gleichzeitig zwei oder mehr Anmeldungen vornehmen, erhalten Sie ab der zweiten Buchung 10 % Rabatt auf den Preis.

Maximale Teilnehmerzahl

Um ein optimales Lernergebnis zu erzielen und den Austausch zwischen Referent und Teilnehmern sowie den Teilnehmern untereinander zu gewährleisten, beträgt die maximale Teilnehmerzahl für dieses Seminar 12 Personen.

Zufriedenheitsgarantie

Sollten Sie bis zur ersten Mittagspause feststellen, dass das Seminar Ihren Erwartungen nicht gerecht wird, dann können Sie es verlassen. Die bereits gezahlte Gebühr erstatten wir Ihnen dann zurück. Bitte informieren Sie uns in diesem Fall umgehend.

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Termine

10.12.2018 - 14.12.2018Hamburg

04.02.2019 - 08.02.2019Frankfurt

21.10.2019 - 25.10.2019Freiburg im Breisgau

09.12.2019 - 13.12.2019Hamburg

Teilnahmegebühr

2.900,00 € zzgl. MwSt.

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Alexander Pfriem
Projektleitung Seminare
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