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Alexander Pfriem

+49 / 931 / 418-2269

alexander.pfriem@vogel.de

Libero Soc Enchanced Constraints Design Flow

3-Tages-Seminar (Hands-On)

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Zum Thema

Libero SoC Design Suite bietet dem Anwender eine vollständige Entwicklungsumgebung zur Implementierung der Microsemi Flaf FPGAs, SoC FPGAs und „Rad-Tolerant FPGAs“. Der typische FPGA Design Flow kann in die Phasen „create“, „verify“, „constrain“, „implement“, „program“ und „debug“ eingeteilt werden. Bei Bedarf können die meisten dieser Schritte automatisch von Libero SoC durchlaufen werden. Darüber hinaus ist es jederzeit möglich manuelle Eingriffe vorzunehmen. Zur Durchführung der Synthese ist das Synthese Werkzeug Synopsys Synplify Pro® in Libero SoC integriert. Zur Durchführung der funktionalen und der Timing Simulation ist der Simulator ModelSim ME® des Herstellers Mentor Graphics integriert. Die Definition der Timing Anforderungen basiert auf dem Synopsys SDC Format.

Ziele

Das Seminar führt den Teilnehmer durch den vollständigen Designablauf: Von der funktionalen Beschreibung des Moduls, über die Synthese, Verifikation und Implementierung bis zum Hardwaretest.

Agenda

  • Libero SoC Introduction
    • Liberos SoC Design Flow
    • Enhanced Constraint Flow
    • File Types in Libero SoC
    • Software IDE Integration
    • System Builder
    • SmartDesign
    • Simulation and Verification
  • Libero SoC Constraint Management
    • Synthesis Constraints
    • Place and Route Constraints
    • Timing Verification Constraints
    • Constraints Manager Components
    • Create new Constraints
    • Timing Constraint Editor
  • Implement Design in Enhanced Constraint Flow
    • Synthesize
    • Verify Post-Synthesis Implementation
    • Compile Netlist
    • Place and Route
    • Multiple Place and Route
    • Export Back Annotated Files
  • Verify Post Layout Implementation
    • Generate Back Annotated Files
    • Simulate
    • Verify Timing
    • SmartTime
    • VerifyPower
    • IO Advisor
  • Program and Debug
    • Generate FPGA Array Data
    • Update µPROM Memory Contents
    • Update eNVM Memory Contents
    • Configure Hardware
    • Configure Security and Programming Options
    • Program Design
    • Debug Design
  • Handoff Design for SmartFusion2 / IGLOO2
    • Export Bitstream
    • Export FlashPro
    • Export Pin Report
    • Export BSDL File
    • Export IBIS Model
    • View/Configure Firmware Cores
    • Export Firmware
    • SmartFusion2 and IGLOO2 Programming in Libero SoC
  • Übungen

Zielgruppe

Das Seminar richtet sich an FPGA Entwickler.

Seminarmethoden

Zur Bearbeitung der Übungsaufgaben wird jedem Teilnehmer ein PC mit der aktuellen Libero Soc Software sowie Programmiereinrichtungen zur Verfügung gestellt. Die während dem Workshop durchgeführten Übungen runden den theoretischen Teil ab.

Voraussetzungen / Sonstiges

Grundlegende Kenntnisse in VHDL bzw. Verilog sind wünschenswert aber nicht Voraussetzung zur Teilnahme an dem Seminar.
Die Beschreibungssprachen VHDL bzw. Verilog sowie die Definition der Timing Anforderungen mit SDC sind nicht Bestandteil der Schulung.

Referenten

Eugen Krassin

ptek GmbH | Gründer und Trainer

Eugen Krassin absolvierte ein Studium der Elektrotechnik an der Universität Stuttgart. Nach Abschluss des Studiums arbeitete er mehrere Jahre bei einem Unternehmen aus der Luftfahrtindustrie und befasste sich mit der Entwicklung von kundenspezifischen Schaltungen für AVIONIK Anwendungen.

Ab 1990 arbeitete Eugen Krassin als freier Berater für ASIC/FPGA Entwurf sowie Weiterbildung in diesen Bereichen. Eugen Krassin ist der Gründer von PLC2 GmbH, plc2 Design GmbH sowie ptek GmbH, deren Aufbau und Entwicklung er maßgeblich mitgestaltete.

In den letzten Jahren konzentrierte sich Eugen Krassin hauptsächlich auf ptek sowie den Aufbau der ptek Akademie, eine Initiative zwischen Vogel Business Media und ptek GmbH.

Im Laufe seiner Tätigkeit entwickelte Eugen Krassin mehrere unterschiedliche Schulungsprogramme und Weiterbildungsangebote im Umfeld programmierbare Logik. Er verfasste unzählige Fachartikel und ist Träger verschiedener Auszeichnungen rund um die FPGA Technologien.

Patrick Lehmann

PLC2 GmbH | Externer Trainer

Patrick Lehmann studierte Informatik an der Technischen Universität Dresden. Hier spezialisierte er sich auf den Bereich des digitalen Schaltungsentwurfs mittels VHDL und das Entwickeln von High-Speed Kommunikationslösungen wie Serial-ATA, Gigabit Ethernet oder PCI Express. Das erlangte Wissen gibt er nun in Trainings, wissenschaftlichen Artikeln oder auf sozialen Plattformen weiter. Zu seinen wissenschaftlichen Veröffentlichungen zählen Arbeiten im Bereich der In-Memory Datenbanksysteme, des Serial-ATA Protokolls sowie dem einbinden von FPGAs in eine Cloud Infrastruktur.

Seit 2017 arbeitet Herr Lehmann für die PLC2 GmbH als Trainer in den Bereichen VHDL, OSVVM, FPGA Technologie sowie PCI Express. Im Verbund mit der PLC2 Design GmbH ist er ebenfalls als Entwickler und Teamleiter für FPGA Designprojekte tätig.

Herr Lehmann ist einer der Entwickler und Maintainer der PoC-Library, einer Plattform und Hersteller unabhängigen Open-Source IP Core Bibliothek. Darüber hinaus, ist er Unterstützer und Entwickler im GHDL Projekt, einem freien VHDL Simulator. 2016 gründete er die „Open Source VHDL Group“ Initiative, welche eine freie Sammlung an VHDL Packages bereitstellen soll. Im Rahmen diverser andere Open-Source Projekte treibt er stetig die Integration von EDA Toolchains und Design Flows in eine kollaborative Git Umgebung voran.

Seit 2014 ist Herr Lehmann in der IEEE P1076 "VHDL Analysis and Standardization Group" Mitglied. Hier entwickelte und spezifizierte er große Teile der neuen Sprachrevision VHDL-2018. Seit 2017 ist er der IEEE Standards Assoziation beigetreten und arbeitet nun als Vice-Chair in der IEEE P1076 Working Group. Aktuell koordiniert er mit der IEEE die Veröffentlichung der VHDL Packages als Open-Source, sowie die Untersuchungen zur Einführung einen neuen kollaborativen, sowie Open-Source Veröffentlichungsverfahrens.

Termine

Hamburg

19.11.2018 | 09:00 - 17:00 Uhr
21.11.2018 | 09:00 - 17:00 Uhr

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Nürnberg

11.03.2019 | 09:00 - 17:00 Uhr
12.03.2019 | 09:00 - 17:00 Uhr
13.03.2019 | 09:00 - 17:00 Uhr

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Frankfurt

18.09.2019 | 09:00 - 17:00 Uhr
19.09.2019 | 09:00 - 17:00 Uhr
20.09.2019 | 09:00 - 17:00 Uhr

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Hamburg

18.11.2019 | 09:00 - 17:00 Uhr
19.11.2019 | 09:00 - 17:00 Uhr
20.11.2019 | 09:00 - 17:00 Uhr

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Organisation

Seminarnummer:

5003

Fragen, Wünsche & Anregungen

Alexander Pfriem
Event Manager
E-Mail: alexander.pfriem@vogel.de
Tel:+49 / 931 / 418-2269

Teilnahmegebühr:

1.900,00 € zzgl. MwSt.

In der Teilnahmegebühr sind die Unterlagen, die Getränke, die Pausenerfrischungen, das Mittagessen sowie ein Teilnahmezertifikat enthalten.
Rabattregelung: Wenn Sie gleichzeitig zwei oder mehr Anmeldungen vornehmen, erhalten Sie ab der zweiten Buchung 10 % Rabatt auf den Preis.

Maximale Teilnehmerzahl

Um ein optimales Lernergebnis zu erzielen und den Austausch zwischen Referent und Teilnehmern sowie den Teilnehmern untereinander zu gewährleisten, beträgt die maximale Teilnehmerzahl für dieses Seminar 12 Personen.

Zufriedenheitsgarantie

Sollten Sie bis zur ersten Mittagspause feststellen, dass das Seminar Ihren Erwartungen nicht gerecht wird, dann können Sie es verlassen. Die bereits gezahlte Gebühr erstatten wir Ihnen dann zurück. Bitte informieren Sie uns in diesem Fall umgehend.

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Termine

19.11.2018 - 21.11.2018Hamburg

11.03.2019 - 13.03.2019Nürnberg

18.09.2019 - 20.09.2019Frankfurt

18.11.2019 - 20.11.2019Hamburg

Teilnahmegebühr

1.900,00 € zzgl. MwSt.

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Alexander Pfriem
Projektleitung Seminare
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