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Alexander Pfriem

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Intensive VHDL Testbenches and Verification with OSVVM

5-Tages-Seminar (Hands-On)

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Zum Thema

Heutige FPGA und ASIC Designs haben sich in Größe und Komplexität drastisch seit den Anfängen des digitalen Schaltungsentwurfs weiterentwickelt. Diese aufwändigen Schaltungen werden dabei mit Hardware-beschreibungssprachen, wie VHDL, als Hierarchie von Teilsystemen erstellt. Die Teilsysteme werden dabei meist durch standardisierte Businfrastrukturen wie AXI, PLB, Avalon oder WishBone verbunden, sowie mit einem Soft-CPU-IP-Core oder einem eingebettetem ARM Prozessor kombiniert. Solch ein Entwurf ist bei weitem zu komplex als das man ihn mit simplen Assertion-basierten VHDL Testbenches verifizieren könnte.

Mit der Open Source VHDL Verification Methodology (OSVVM) wird eine strukturierte Vorgehensweise aufgezeigt, welche eine hohes Maß an Wiederbenutzbarkeit im Testbench Code ermöglicht. OSVVM ist eine freie und als Open-Source verfügbare VHDL Library, die Pakete, Datentypen und Unterprogramme, sowie Algorithmen anbietet, welche in fast jeder Testbench benötigt werden. Es besteht kein Grund das Rad ständig neu zu erfinden. Als neuestes Feature bietet OSVVM nun auch vordefinierte Verifikations-IPs, sodass ein breites Spektrum an Standardbussen abgedeckt wird.

OSVVM bietet eine Methodik, welche die folgenden Themenschwerpunkte abdeckt: Transaction-Based Modeling (TBM), Self-Checking, Scoreboards, Memory Modeling, Functional Coverage, Directed, Algorithmic and Constrained Random, sowie Intelligent Testbench Test Generation. Eine VHDL Testbench-Umgebung basierend auf OSVVM ist dabei so mächtig wie andere vergleichbare Verifikationssprachen, wie beispielsweise SystemVerilog oder ‚e‘.

Die Schulung startet mit einfachen Testbenches und steigert den Abstraktionsgrad kontinuierlich. Die Teilnehmer lernen die Verwendung von Unterprogrammen und Bibliotheken, Lesen und Schreiben von Dateien, Herausforderungen bei der Modellierung, Transactions-Based Testbenches, Bus Functional Models (BFM), Transaction Basen Models (TBM), Record Datentypen, Resolution Functions, Abstraktionen für Interface Connectivity, Methoden zur Modellsynchronisierung, Protected Types, Access Types (Pointer), unterschiedliche Datenstrukturen (z.B. Scoreboards), Directed, Algorithmic, Constrained Random und Coverage Driven Random Testerzeugung, Self-Checking (Ergebnisse, Timing, Protokoll-Tests und Error Injection), Functional Coverage, Darstellung von Analogwerten und periodischen Signalverläufen, Timing und Ausführung des Codes, Testpläne und Configurations kennen.

Dieser Kurs enthält mehrere Beispiele, die direkt als Vorlage bei der Entwicklung eigener Testbenches benutzt werden können. Als Ergebnis erhalten Sie eine Testumgebung auf Systemebene, die transaktionsgesteuert und selbsttestend ist. Praktische Übungen bieten die Möglichkeit das Gelernte anzuwenden.

Agenda

  • Testbench overview
  • From Basics to subprograms
  • Transactions and subprograms
  • Modelling for verification
  • VHDL I/O
  • Lab Review: Testing with subprograms
  • Transaction-based models (TBM / BFM)
  • Elements of a transaction-based model
  • Data structures for verification
  • Lab Review: UartTx BFM
  • Creating tests
  • Constrained random testing
  • Functional coverage
  • Execution and timing
  • Configurations and simulation management
  • Advanced coverage
  • Advanced randomization
  • Lab Review: Scoreboards, Randomization and Coverage
  • Test plans
  • Modeling RAM
  • Transaction-based BFM Part2

Zielgruppe

Das Seminar richtet sich an: Testengineure, System Designer, System Architekten.

Seminarmethoden

Das theoretische Wissen wird direkt im Seminar anhand von ausgewählten Beispielen und Übungen am PC vertieft.

Voraussetzungen / Weitere Hinweise

Fundierte Kenntnisse in VHDL und digitalem Schaltungsentwurf (z.B. VHDL for Similation oder Intensive VHDL for Synthesis and Simulation)

Kurssprache

Das Seminar Intensive VHDL Testbenches und Verfication with OSVVM ist in Deutsch und Englisch verfügbar. Alle Kursunterlagen (Slides, Übungen, Workbooks etc.) sind in Englisch verfasst.

Referenten

Eugen Krassin

ptek GmbH | Gründer und Trainer

Eugen Krassin absolvierte ein Studium der Elektrotechnik an der Universität Stuttgart. Nach Abschluss des Studiums arbeitete er mehrere Jahre bei einem Unternehmen aus der Luftfahrtindustrie und befasste sich mit der Entwicklung von kundenspezifischen Schaltungen für AVIONIK Anwendungen.

Ab 1990 arbeitete Eugen Krassin als freier Berater für ASIC/FPGA Entwurf sowie Weiterbildung in diesen Bereichen. Eugen Krassin ist der Gründer von PLC2 GmbH, plc2 Design GmbH sowie ptek GmbH, deren Aufbau und Entwicklung er maßgeblich mitgestaltete.

In den letzten Jahren konzentrierte sich Eugen Krassin hauptsächlich auf ptek sowie den Aufbau der ptek Akademie, eine Initiative zwischen Vogel Business Media und ptek GmbH.

Im Laufe seiner Tätigkeit entwickelte Eugen Krassin mehrere unterschiedliche Schulungsprogramme und Weiterbildungsangebote im Umfeld programmierbare Logik. Er verfasste unzählige Fachartikel und ist Träger verschiedener Auszeichnungen rund um die FPGA Technologien.

Patrick Lehmann

PLC2 GmbH | Externer Trainer

Patrick Lehmann studierte Informatik an der Technischen Universität Dresden. Hier spezialisierte er sich auf den Bereich des digitalen Schaltungsentwurfs mittels VHDL und das Entwickeln von High-Speed Kommunikationslösungen wie Serial-ATA, Gigabit Ethernet oder PCI Express. Das erlangte Wissen gibt er nun in Trainings, wissenschaftlichen Artikeln oder auf sozialen Plattformen weiter. Zu seinen wissenschaftlichen Veröffentlichungen zählen Arbeiten im Bereich der In-Memory Datenbanksysteme, des Serial-ATA Protokolls sowie dem einbinden von FPGAs in eine Cloud Infrastruktur.

Seit 2017 arbeitet Herr Lehmann für die PLC2 GmbH als Trainer in den Bereichen VHDL, OSVVM, FPGA Technologie sowie PCI Express. Im Verbund mit der PLC2 Design GmbH ist er ebenfalls als Entwickler und Teamleiter für FPGA Designprojekte tätig.

Herr Lehmann ist einer der Entwickler und Maintainer der PoC-Library, einer Plattform und Hersteller unabhängigen Open-Source IP Core Bibliothek. Darüber hinaus, ist er Unterstützer und Entwickler im GHDL Projekt, einem freien VHDL Simulator. 2016 gründete er die „Open Source VHDL Group“ Initiative, welche eine freie Sammlung an VHDL Packages bereitstellen soll. Im Rahmen diverser andere Open-Source Projekte treibt er stetig die Integration von EDA Toolchains und Design Flows in eine kollaborative Git Umgebung voran.

Seit 2014 ist Herr Lehmann in der IEEE P1076 "VHDL Analysis and Standardization Group" Mitglied. Hier entwickelte und spezifizierte er große Teile der neuen Sprachrevision VHDL-2018. Seit 2017 ist er der IEEE Standards Assoziation beigetreten und arbeitet nun als Vice-Chair in der IEEE P1076 Working Group. Aktuell koordiniert er mit der IEEE die Veröffentlichung der VHDL Packages als Open-Source, sowie die Untersuchungen zur Einführung einen neuen kollaborativen, sowie Open-Source Veröffentlichungsverfahrens.

Termine

Hamburg

04.02.2019 | 09:00 - 17:00 Uhr
08.02.2019 | 09:00 - 17:00 Uhr

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Freiburg im Breisgau

23.09.2019 | 09:00 - 17:00 Uhr
27.09.2019 | 09:00 - 17:00 Uhr

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Stuttgart

11.11.2019 | 09:00 - 17:00 Uhr
15.11.2019 | 09:00 - 17:00 Uhr

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Organisation

Seminarnummer:

5010

Fragen, Wünsche & Anregungen

Alexander Pfriem
Event Manager
E-Mail: alexander.pfriem@vogel.de
Tel:+49 / 931 / 418-2269

Teilnahmegebühr:

2.900,00 € zzgl. MwSt.

In der Teilnahmegebühr sind die Unterlagen, die Getränke, die Pausenerfrischungen, das Mittagessen sowie ein Teilnahmezertifikat enthalten.
Rabattregelung:Wenn Sie gleichzeitig zwei oder mehr Anmeldungen vornehmen, erhalten Sie ab der zweiten Buchung 10 % Rabatt auf den Preis.

Maximale Teilnehmerzahl

Um ein optimales Lernergebnis zu erzielen und den Austausch zwischen Referent und Teilnehmern sowie den Teilnehmern untereinander zu gewährleisten, beträgt die maximale Teilnehmerzahl für dieses Seminar 12 Personen.

Zufriedenheitsgarantie

Sollten Sie bis zur ersten Mittagspause feststellen, dass das Seminar Ihren Erwartungen nicht gerecht wird, dann können Sie es verlassen. Die bereits gezahlte Gebühr erstatten wir Ihnen dann zurück. Bitte informieren Sie uns in diesem Fall umgehend.

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04.02.2019 - 08.02.2019Hamburg

23.09.2019 - 27.09.2019Freiburg im Breisgau

11.11.2019 - 15.11.2019Stuttgart

Teilnahmegebühr

2.900,00 € zzgl. MwSt.

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